138解码器工作原理1、输出低电平信号。
当一个选通脉冲(E1)处于高电平而另一个选通脉冲((E2))和((E3))处于低电平时，地址端(A0，A1、A2)的二进制码可以在对应于Y0到Y7的低电平输出端被翻译。如果输出为Y0至Y7，例如A2A1A0=110时，Y6输出端输出低电平信号。
2、级联24线和32线解码器
E1、E2和E3可以级联扩展成24路解码器，如果外接逆变器可以级联扩展成32路解码器。
3、作为数据分配器
当其中一个选通端子用作数据输入端子时，74LS138可用作数据分配器。
4、扩展内存
8086的译码电路采用138译码器，可用于扩展内存。
138解码器的功能74HC138是一款高速CMOS器件，其引脚兼容低功耗肖特基TTL(lstl)系列。
74HC138解码器可以接受三个二进制加权地址输入(A0、A1和A2)，启用时，提供八个互斥的低电平有效输出(Y0至Y7)。
74HC138有三个使能输入：两个低电平有效(E1和E2)和一个高电平有效(E3)。74HC138将保持所有输出为高，除非E1和E2设置为低，E3设置为高。
利用这种复合使能特性，只需要4个74HC138芯片和1个反相器就可以实现并行扩展，组合成1-32(5线转32线)解码器。
如果选择一个低有效使能输入作为数据输入，其余使能输入作为选通输入，则74HC138可以充当8输出解复用器，未使用的使能输入必须保持绑定在各自适当的高有效或低有效状态。
74HC138具有与74HC238相同的逻辑功能，除了74HC138具有反相输出。
CD74HC138、CD74HC238和CD74HCT138是高速硅栅极CMOS解码器，适合存储器地址解码或数据路由应用。
74HC138用于要求短传输延迟的高性能存储解码或数据传输系统。在高性能存储系统中，这种解码器有助于提高解码系统的效率。
当快速使能电路用于高速存储器时，解码器的延迟时间和存储器的使能时间通常比存储器的典型访问时间短，即肖特基钳位系统解码器引起的有效系统延迟可以忽略。
根据三位二进制输入码和使能输入条件，HC138翻译来自八个输出端的低电平输出。
两个低电平有效使能输入和一个高电平有效使能输入减少了扩展所需的外部门或反相器的数量，扩展成一个没有外部门的24线解码器；它扩展到32行解码器，只需要一个外部反相器。
在解调器应用中，使能输入可以用作数据输入。
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